उद्योग बातम्या: प्रगत पॅकेजिंग तंत्रज्ञानातील ट्रेंड्स

सेमीकंडक्टर पॅकेजिंग पारंपरिक 1D PCB डिझाइनपासून ते वेफर स्तरावरील अत्याधुनिक 3D हायब्रीड बाँडिंगपर्यंत विकसित झाले आहे. या प्रगतीमुळे उच्च ऊर्जा कार्यक्षमता कायम राखत, एक-अंकी मायक्रॉन श्रेणीतील इंटरकनेक्ट स्पेसिंग आणि 1000 GB/s पर्यंतची बँडविड्थ शक्य झाली आहे. प्रगत सेमीकंडक्टर पॅकेजिंग तंत्रज्ञानाच्या केंद्रस्थानी 2.5D पॅकेजिंग (जिथे घटक एका मध्यवर्ती थरावर एकमेकांच्या शेजारी ठेवले जातात) आणि 3D पॅकेजिंग (ज्यामध्ये सक्रिय चिप्स उभ्या रचल्या जातात) आहेत. ही तंत्रज्ञानं HPC प्रणालींच्या भविष्यासाठी अत्यंत महत्त्वाची आहेत.

२.५डी पॅकेजिंग तंत्रज्ञानामध्ये विविध मध्यवर्ती थरांच्या सामग्रीचा समावेश असतो, ज्या प्रत्येकाचे स्वतःचे फायदे आणि तोटे आहेत. सिलिकॉन (Si) मध्यवर्ती थर, ज्यामध्ये पूर्णपणे निष्क्रिय सिलिकॉन वेफर्स आणि स्थानिक सिलिकॉन ब्रिजेस यांचा समावेश आहे, ते उत्कृष्ट वायरिंग क्षमता प्रदान करण्यासाठी ओळखले जातात, ज्यामुळे ते उच्च-कार्यक्षमता संगणनासाठी आदर्श ठरतात. तथापि, ते सामग्री आणि उत्पादनाच्या दृष्टीने महाग आहेत आणि पॅकेजिंग क्षेत्राच्या बाबतीत त्यांना मर्यादा येतात. या समस्यांवर मात करण्यासाठी, स्थानिक सिलिकॉन ब्रिजेसचा वापर वाढत आहे, ज्यात क्षेत्राच्या मर्यादा सांभाळत, जिथे सूक्ष्म कार्यक्षमता महत्त्वपूर्ण आहे तिथे सिलिकॉनचा धोरणात्मक वापर केला जातो.

फॅन-आउट मोल्डेड प्लॅस्टिक वापरणारे सेंद्रिय मध्यस्थ थर, सिलिकॉनला एक अधिक किफायतशीर पर्याय आहेत. त्यांचा डायलेक्ट्रिक स्थिरांक कमी असतो, ज्यामुळे पॅकेजमधील RC विलंब कमी होतो. या फायद्यांनंतरही, सेंद्रिय मध्यस्थ थरांना सिलिकॉन-आधारित पॅकेजिंगप्रमाणे इंटरकनेक्ट वैशिष्ट्यांमध्ये घट साधण्यात अडचणी येतात, ज्यामुळे उच्च-कार्यक्षमता संगणकीय अनुप्रयोगांमध्ये त्यांचा स्वीकार मर्यादित होतो.

काचेच्या मध्यवर्ती थरांनी लक्षणीय रस निर्माण केला आहे, विशेषतः इंटेलने अलीकडेच काच-आधारित चाचणी वाहन पॅकेजिंग सादर केल्यानंतर. काच अनेक फायदे देते, जसे की समायोजित करण्यायोग्य औष्णिक प्रसरण गुणांक (CTE), उच्च आयामी स्थिरता, गुळगुळीत आणि सपाट पृष्ठभाग आणि पॅनेल उत्पादनास समर्थन देण्याची क्षमता, ज्यामुळे ती सिलिकॉनच्या तुलनेत वायरिंग क्षमता असलेल्या मध्यवर्ती थरांसाठी एक आशादायक पर्याय ठरते. तथापि, तांत्रिक आव्हानांव्यतिरिक्त, काचेच्या मध्यवर्ती थरांचा मुख्य तोटा म्हणजे अपरिपक्व परिसंस्था आणि सध्या मोठ्या प्रमाणावरील उत्पादन क्षमतेचा अभाव. जसजशी परिसंस्था परिपक्व होईल आणि उत्पादन क्षमता सुधारेल, तसतसे सेमीकंडक्टर पॅकेजिंगमधील काच-आधारित तंत्रज्ञानामध्ये अधिक वाढ आणि स्वीकार दिसून येऊ शकतो.

३डी पॅकेजिंग तंत्रज्ञानाच्या बाबतीत, क्यू-क्यू बम्प-लेस हायब्रीड बॉन्डिंग हे एक अग्रगण्य नाविन्यपूर्ण तंत्रज्ञान बनत आहे. हे प्रगत तंत्र डायलेक्ट्रिक मटेरियल (जसे की SiO2) आणि त्यात अंतर्भूत धातू (क्यू) यांना एकत्र करून कायमस्वरूपी इंटरकनेक्शन साधते. क्यू-क्यू हायब्रीड बॉन्डिंगद्वारे १० मायक्रॉनपेक्षा कमी, साधारणपणे एक-अंकी मायक्रॉन श्रेणीतील अंतर साधता येते. हे पारंपरिक मायक्रो-बम्प तंत्रज्ञानाच्या तुलनेत एक लक्षणीय सुधारणा आहे, ज्यामध्ये बम्पमधील अंतर सुमारे ४०-५० मायक्रॉन असते. हायब्रीड बॉन्डिंगच्या फायद्यांमध्ये वाढलेले I/O, सुधारित बँडविड्थ, सुधारित ३डी व्हर्टिकल स्टॅकिंग, उत्तम ऊर्जा कार्यक्षमता आणि बॉटम फिलिंगच्या अभावामुळे कमी झालेले पॅरासिटिक इफेक्ट्स व थर्मल रेझिस्टन्स यांचा समावेश होतो. तथापि, हे तंत्रज्ञान तयार करणे गुंतागुंतीचे आहे आणि त्याचा खर्चही जास्त आहे.

२.५डी आणि ३डी पॅकेजिंग तंत्रज्ञानामध्ये विविध पॅकेजिंग तंत्रांचा समावेश होतो. २.५डी पॅकेजिंगमध्ये, मध्यवर्ती थराच्या सामग्रीच्या निवडीनुसार, त्याचे वर्गीकरण सिलिकॉन-आधारित, सेंद्रिय-आधारित आणि काच-आधारित मध्यवर्ती थरांमध्ये केले जाऊ शकते, जसे वरील आकृतीत दाखवले आहे. ३डी पॅकेजिंगमध्ये, मायक्रो-बंप तंत्रज्ञानाच्या विकासाचा उद्देश दोन थरांमधील अंतर कमी करणे हा आहे, परंतु आज, हायब्रीड बॉन्डिंग तंत्रज्ञान (एक थेट Cu-Cu जोडणी पद्धत) वापरून, एक-अंकी अंतर साध्य करता येते, जे या क्षेत्रातील एक महत्त्वपूर्ण प्रगती आहे.

लक्ष ठेवण्यासारखे प्रमुख तांत्रिक प्रवाह:

१. **मोठे इंटरमीडियरी लेयर क्षेत्र:** IDTechEx ने पूर्वी असा अंदाज वर्तवला होता की, ३x रेटिकल आकाराची मर्यादा ओलांडणाऱ्या सिलिकॉन इंटरमीडियरी लेयर्सच्या अडचणींमुळे, HPC चिप्सच्या पॅकेजिंगसाठी प्राथमिक पर्याय म्हणून २.५डी सिलिकॉन ब्रिज सोल्यूशन्स लवकरच सिलिकॉन इंटरमीडियरी लेयर्सची जागा घेतील. TSMC ही NVIDIA आणि Google व Amazon सारख्या इतर आघाडीच्या HPC डेव्हलपर्ससाठी २.५डी सिलिकॉन इंटरमीडियरी लेयर्सची एक प्रमुख पुरवठादार आहे, आणि कंपनीने अलीकडेच ३.५x रेटिकल आकाराच्या आपल्या पहिल्या पिढीच्या CoWoS_L च्या मोठ्या प्रमाणावरील उत्पादनाची घोषणा केली आहे. IDTechEx ला अपेक्षा आहे की हा ट्रेंड पुढेही चालू राहील, आणि प्रमुख कंपन्यांचा समावेश असलेल्या त्यांच्या अहवालात पुढील प्रगतीवर चर्चा केली जाईल.

२. **पॅनल-लेव्हल पॅकेजिंग:** २०२४ च्या तैवान आंतरराष्ट्रीय सेमीकंडक्टर प्रदर्शनात अधोरेखित केल्याप्रमाणे, पॅनल-लेव्हल पॅकेजिंग हे एक महत्त्वाचे केंद्रबिंदू बनले आहे. ही पॅकेजिंग पद्धत मोठ्या मध्यवर्ती थरांचा वापर करण्यास परवानगी देते आणि एकाच वेळी अधिक पॅकेजेस तयार करून खर्च कमी करण्यास मदत करते. यातील क्षमता असूनही, वॉरपेज व्यवस्थापनासारख्या आव्हानांवर अजूनही तोडगा काढण्याची गरज आहे. याचे वाढते महत्त्व हे मोठ्या, अधिक किफायतशीर मध्यवर्ती थरांच्या वाढत्या मागणीला प्रतिबिंबित करते.

३. **काचेचे मध्यस्थ थर:** सिलिकॉनच्या तुलनेत सूक्ष्म वायरिंग साध्य करण्यासाठी काच एक प्रबळ दावेदार म्हणून उदयास येत आहे, ज्यामध्ये समायोजित करण्यायोग्य CTE आणि उच्च विश्वसनीयता यांसारखे अतिरिक्त फायदे आहेत. काचेचे मध्यस्थ थर पॅनल-स्तरीय पॅकेजिंगशी सुसंगत आहेत, ज्यामुळे कमी खर्चात उच्च-घनतेची वायरिंग करण्याची क्षमता निर्माण होते. यामुळे हे भविष्यातील पॅकेजिंग तंत्रज्ञानासाठी एक आश्वासक उपाय ठरते.

४. **एचबीएम हायब्रीड बॉन्डिंग:** चिप्समध्ये अत्यंत सूक्ष्म पिचचे व्हर्टिकल इंटरकनेक्शन्स साध्य करण्यासाठी ३डी कॉपर-कॉपर (Cu-Cu) हायब्रीड बॉन्डिंग हे एक प्रमुख तंत्रज्ञान आहे. हे तंत्रज्ञान विविध हाय-एंड सर्व्हर उत्पादनांमध्ये वापरले गेले आहे, ज्यामध्ये स्टॅक्ड एसआरएएम (SRAM) आणि सीपीयू (CPUs) साठी एएमडी एपिक (AMD EPYC), तसेच आय/ओ डाईजवर (I/O dies) सीपीयू/जीपीयू ब्लॉक्स स्टॅक करण्यासाठी एमआय३०० (MI300) सिरीजचा समावेश आहे. भविष्यातील एचबीएमच्या प्रगतीमध्ये, विशेषतः १६-हाय (16-Hi) किंवा २०-हाय (20-Hi) लेयर्सपेक्षा जास्त असलेल्या डीआरएएम (DRAM) स्टॅक्ससाठी, हायब्रीड बॉन्डिंग महत्त्वपूर्ण भूमिका बजावेल अशी अपेक्षा आहे.

५. **को-पॅकेज्ड ऑप्टिकल डिव्हाइसेस (CPO):** उच्च डेटा थ्रुपुट आणि ऊर्जा कार्यक्षमतेच्या वाढत्या मागणीमुळे, ऑप्टिकल इंटरकनेक्ट तंत्रज्ञानाने लक्षणीय लक्ष वेधले आहे. I/O बँडविड्थ वाढवण्यासाठी आणि ऊर्जेचा वापर कमी करण्यासाठी को-पॅकेज्ड ऑप्टिकल डिव्हाइसेस (CPO) एक प्रमुख उपाय बनत आहेत. पारंपरिक विद्युत प्रेषणाच्या तुलनेत, ऑप्टिकल कम्युनिकेशन अनेक फायदे देते, ज्यात लांब अंतरावर कमी सिग्नल क्षीणता, कमी क्रॉसटॉक संवेदनशीलता आणि लक्षणीय वाढलेली बँडविड्थ यांचा समावेश आहे. या फायद्यांमुळे CPO हे डेटा-केंद्रित, ऊर्जा-कार्यक्षम HPC सिस्टीमसाठी एक आदर्श पर्याय ठरते.

लक्ष ठेवण्याजोगे प्रमुख बाजार:

२.५डी आणि ३डी पॅकेजिंग तंत्रज्ञानाच्या विकासाला चालना देणारी प्रमुख बाजारपेठ निःसंशयपणे उच्च-कार्यक्षमता संगणन (HPC) क्षेत्र आहे. मूरच्या नियमाच्या मर्यादांवर मात करण्यासाठी या प्रगत पॅकेजिंग पद्धती महत्त्वपूर्ण आहेत, ज्यामुळे एकाच पॅकेजमध्ये अधिक ट्रान्झिस्टर, मेमरी आणि इंटरकनेक्शन्स समाविष्ट करणे शक्य होते. चिप्सच्या विघटनामुळे, आय/ओ ब्लॉक्सना प्रोसेसिंग ब्लॉक्सपासून वेगळे करण्यासारख्या विविध कार्यात्मक ब्लॉक्समधील प्रोसेस नोड्सचा इष्टतम वापर करणे देखील शक्य होते, ज्यामुळे कार्यक्षमता आणखी वाढते.

उच्च-कार्यक्षमता संगणन (HPC) व्यतिरिक्त, प्रगत पॅकेजिंग तंत्रज्ञानाच्या अवलंबामुळे इतर बाजारपेठांमध्येही वाढ अपेक्षित आहे. 5G आणि 6G क्षेत्रांमध्ये, पॅकेजिंग अँटेना आणि अत्याधुनिक चिप सोल्यूशन्स यांसारखे नवोपक्रम वायरलेस ऍक्सेस नेटवर्क (RAN) आर्किटेक्चरचे भविष्य घडवतील. स्वायत्त वाहनांनाही याचा फायदा होईल, कारण ही तंत्रज्ञानं सुरक्षितता, विश्वसनीयता, संक्षिप्तता, ऊर्जा आणि औष्णिक व्यवस्थापन, तसेच किफायतशीरपणा सुनिश्चित करताना मोठ्या प्रमाणात डेटावर प्रक्रिया करण्यासाठी सेन्सर संच आणि संगणकीय युनिट्सच्या एकत्रीकरणास समर्थन देतात.

ग्राहक इलेक्ट्रॉनिक्स (ज्यात स्मार्टफोन, स्मार्टवॉच, एआर/व्हीआर उपकरणे, पीसी आणि वर्कस्टेशन्स यांचा समावेश आहे) खर्चावर अधिक भर दिला जात असूनही, कमी जागेत अधिक डेटावर प्रक्रिया करण्यावर अधिकाधिक लक्ष केंद्रित करत आहेत. या ट्रेंडमध्ये प्रगत सेमीकंडक्टर पॅकेजिंग महत्त्वाची भूमिका बजावेल, जरी पॅकेजिंगच्या पद्धती एचपीसीमध्ये वापरल्या जाणाऱ्या पद्धतींपेक्षा वेगळ्या असू शकतात.