सेमीकंडक्टर पॅकेजिंग पारंपारिक 1D PCB डिझाइनपासून वेफर स्तरावर अत्याधुनिक 3D हायब्रिड बाँडिंगपर्यंत विकसित झाले आहे. ही प्रगती उच्च ऊर्जा कार्यक्षमता राखताना 1000 GB/s पर्यंतच्या बँडविड्थसह सिंगल-डिजिट मायक्रोन रेंजमध्ये इंटरकनेक्ट स्पेसिंगला अनुमती देते. प्रगत सेमीकंडक्टर पॅकेजिंग तंत्रज्ञानाच्या गाभ्यामध्ये 2.5D पॅकेजिंग (जिथे घटक मध्यस्थ थरावर शेजारी शेजारी ठेवले जातात) आणि 3D पॅकेजिंग (ज्यामध्ये सक्रिय चिप्स उभ्या स्टॅकिंगचा समावेश असतो) आहेत. HPC सिस्टमच्या भविष्यासाठी हे तंत्रज्ञान महत्त्वपूर्ण आहेत.
२.५डी पॅकेजिंग तंत्रज्ञानामध्ये विविध मध्यस्थ स्तर साहित्य समाविष्ट आहे, प्रत्येकाचे स्वतःचे फायदे आणि तोटे आहेत. सिलिकॉन (Si) मध्यस्थ स्तर, ज्यामध्ये पूर्णपणे निष्क्रिय सिलिकॉन वेफर्स आणि स्थानिकीकृत सिलिकॉन ब्रिज समाविष्ट आहेत, ते उत्कृष्ट वायरिंग क्षमता प्रदान करण्यासाठी ओळखले जातात, ज्यामुळे ते उच्च-कार्यक्षमता संगणनासाठी आदर्श बनतात. तथापि, ते साहित्य आणि उत्पादनाच्या बाबतीत महाग आहेत आणि पॅकेजिंग क्षेत्रात मर्यादांना तोंड देतात. या समस्या कमी करण्यासाठी, स्थानिकीकृत सिलिकॉन पुलांचा वापर वाढत आहे, क्षेत्रीय मर्यादांना तोंड देताना जिथे सूक्ष्म कार्यक्षमता महत्त्वाची आहे तिथे सिलिकॉनचा वापर धोरणात्मकरित्या केला जात आहे.
फॅन-आउट मोल्डेड प्लास्टिक वापरून बनवलेले ऑरगॅनिक इंटरमीडिएटर लेयर्स हे सिलिकॉनसाठी अधिक किफायतशीर पर्याय आहेत. त्यांच्याकडे कमी डायलेक्ट्रिक कॉन्स्टंट आहे, ज्यामुळे पॅकेजमध्ये आरसी विलंब कमी होतो. हे फायदे असूनही, ऑरगॅनिक इंटरमीडिएटर लेयर्सना सिलिकॉन-आधारित पॅकेजिंग प्रमाणेच इंटरकनेक्ट वैशिष्ट्य कमी करण्यासाठी संघर्ष करावा लागतो, ज्यामुळे उच्च-कार्यक्षमता असलेल्या संगणकीय अनुप्रयोगांमध्ये त्यांचा वापर मर्यादित होतो.
काचेच्या मध्यस्थ थरांनी लक्षणीय रस निर्माण केला आहे, विशेषतः इंटेलने अलिकडेच काचेवर आधारित चाचणी वाहन पॅकेजिंग लाँच केल्यानंतर. काचेचे अनेक फायदे आहेत, जसे की समायोज्य थर्मल एक्सपेंशन कोफिशंट (CTE), उच्च आयामी स्थिरता, गुळगुळीत आणि सपाट पृष्ठभाग आणि पॅनेल उत्पादनास समर्थन देण्याची क्षमता, ज्यामुळे ते सिलिकॉनशी तुलना करता येण्याजोग्या वायरिंग क्षमता असलेल्या मध्यस्थ थरांसाठी एक आशादायक उमेदवार बनते. तथापि, तांत्रिक आव्हानांव्यतिरिक्त, काचेच्या मध्यस्थ थरांचा मुख्य तोटा म्हणजे अपरिपक्व परिसंस्था आणि मोठ्या प्रमाणात उत्पादन क्षमतेचा सध्याचा अभाव. जसजसे परिसंस्था परिपक्व होते आणि उत्पादन क्षमता सुधारते तसतसे सेमीकंडक्टर पॅकेजिंगमधील काचेवर आधारित तंत्रज्ञानाची आणखी वाढ आणि स्वीकार दिसून येऊ शकतो.
3D पॅकेजिंग तंत्रज्ञानाच्या बाबतीत, Cu-Cu बंप-लेस हायब्रिड बाँडिंग एक आघाडीचे नाविन्यपूर्ण तंत्रज्ञान बनत आहे. हे प्रगत तंत्र डायलेक्ट्रिक मटेरियल (जसे की SiO2) एम्बेडेड धातू (Cu) सह एकत्रित करून कायमस्वरूपी परस्परसंबंध साध्य करते. Cu-Cu हायब्रिड बाँडिंग 10 मायक्रॉनपेक्षा कमी अंतर साध्य करू शकते, सामान्यत: सिंगल-डिजिट मायक्रॉन श्रेणीमध्ये, पारंपारिक मायक्रो-बंप तंत्रज्ञानापेक्षा लक्षणीय सुधारणा दर्शवते, ज्यामध्ये सुमारे 40-50 मायक्रॉनचे बंप अंतर असते. हायब्रिड बाँडिंगच्या फायद्यांमध्ये वाढलेले I/O, वाढलेले बँडविड्थ, सुधारित 3D वर्टिकल स्टॅकिंग, चांगली पॉवर कार्यक्षमता आणि तळाशी भरणे नसल्यामुळे कमी केलेले परजीवी प्रभाव आणि थर्मल प्रतिरोध यांचा समावेश आहे. तथापि, हे तंत्रज्ञान उत्पादनासाठी जटिल आहे आणि त्याची किंमत जास्त आहे.
२.५डी आणि ३डी पॅकेजिंग तंत्रज्ञानामध्ये विविध पॅकेजिंग तंत्रांचा समावेश आहे. २.५डी पॅकेजिंगमध्ये, मध्यस्थ थर सामग्रीच्या निवडीनुसार, ते सिलिकॉन-आधारित, सेंद्रिय-आधारित आणि काचेवर आधारित मध्यस्थ थरांमध्ये वर्गीकृत केले जाऊ शकते, जसे की वरील आकृतीमध्ये दर्शविले आहे. ३डी पॅकेजिंगमध्ये, सूक्ष्म-बंप तंत्रज्ञानाचा विकास अंतर परिमाण कमी करण्याचा उद्देश आहे, परंतु आज, हायब्रिड बाँडिंग तंत्रज्ञान (थेट Cu-Cu कनेक्शन पद्धत) स्वीकारून, एकल-अंकी अंतर परिमाण साध्य केले जाऊ शकते, ज्यामुळे क्षेत्रातील महत्त्वपूर्ण प्रगती दिसून येते.
**पहाण्यासारखे महत्त्वाचे तांत्रिक ट्रेंड:**
१. **मोठे मध्यस्थ स्तर क्षेत्र:** आयडीटेकएक्सने पूर्वी भाकित केले होते की सिलिकॉन मध्यस्थ स्तर ३x रेटिकल आकार मर्यादेपेक्षा जास्त असल्याने, एचपीसी चिप्स पॅकेजिंगसाठी २.५डी सिलिकॉन ब्रिज सोल्यूशन्स लवकरच सिलिकॉन मध्यस्थ स्तरांची जागा घेतील. टीएसएमसी ही एनव्हीआयडीएआयए आणि गुगल आणि अमेझॉन सारख्या इतर आघाडीच्या एचपीसी डेव्हलपर्ससाठी २.५डी सिलिकॉन मध्यस्थ स्तरांची प्रमुख पुरवठादार आहे आणि कंपनीने अलीकडेच ३.५x रेटिकल आकारासह त्यांच्या पहिल्या पिढीतील CoWoS_L चे मोठ्या प्रमाणात उत्पादन जाहीर केले आहे. आयडीटेकएक्सला अपेक्षा आहे की हा ट्रेंड सुरू राहील, प्रमुख खेळाडूंना समाविष्ट असलेल्या त्यांच्या अहवालात पुढील प्रगतीची चर्चा केली जाईल.
२. **पॅनेल-स्तरीय पॅकेजिंग:** २०२४ च्या तैवान आंतरराष्ट्रीय सेमीकंडक्टर प्रदर्शनात अधोरेखित केल्याप्रमाणे, पॅनेल-स्तरीय पॅकेजिंग हे एक महत्त्वाचे केंद्रबिंदू बनले आहे. ही पॅकेजिंग पद्धत मोठ्या मध्यस्थ स्तरांचा वापर करण्यास परवानगी देते आणि एकाच वेळी अधिक पॅकेजेस तयार करून खर्च कमी करण्यास मदत करते. त्याची क्षमता असूनही, वॉरपेज व्यवस्थापनासारख्या आव्हानांना अजूनही तोंड द्यावे लागेल. त्याची वाढती महत्त्व मोठ्या, अधिक किफायतशीर मध्यस्थ स्तरांची वाढती मागणी दर्शवते.
३. **काचेचे मध्यस्थ स्तर:** सिलिकॉनशी तुलना करता येणारे बारीक वायरिंग साध्य करण्यासाठी काच एक मजबूत उमेदवार सामग्री म्हणून उदयास येत आहे, ज्यामध्ये समायोज्य CTE आणि उच्च विश्वासार्हता असे अतिरिक्त फायदे आहेत. काचेचे मध्यस्थ स्तर पॅनेल-स्तरीय पॅकेजिंगशी देखील सुसंगत आहेत, जे अधिक व्यवस्थापित खर्चात उच्च-घनतेच्या वायरिंगची क्षमता देतात, ज्यामुळे भविष्यातील पॅकेजिंग तंत्रज्ञानासाठी ते एक आशादायक उपाय बनते.
४. **HBM हायब्रिड बाँडिंग:** चिप्समधील अल्ट्रा-फाइन पिच व्हर्टिकल इंटरकनेक्शन साध्य करण्यासाठी ३D कॉपर-कॉपर (Cu-Cu) हायब्रिड बाँडिंग ही एक प्रमुख तंत्रज्ञान आहे. हे तंत्रज्ञान विविध हाय-एंड सर्व्हर उत्पादनांमध्ये वापरले गेले आहे, ज्यामध्ये स्टॅक्ड SRAM आणि CPU साठी AMD EPYC, तसेच I/O डायजवर CPU/GPU ब्लॉक्स स्टॅक करण्यासाठी MI300 मालिका समाविष्ट आहे. भविष्यातील HBM प्रगतीमध्ये, विशेषतः १६-Hi किंवा २०-Hi लेयर्सपेक्षा जास्त असलेल्या DRAM स्टॅकसाठी हायब्रिड बाँडिंग महत्त्वपूर्ण भूमिका बजावेल अशी अपेक्षा आहे.
५. **को-पॅकेज्ड ऑप्टिकल डिव्हाइसेस (CPO):** उच्च डेटा थ्रूपुट आणि पॉवर कार्यक्षमतेच्या वाढत्या मागणीसह, ऑप्टिकल इंटरकनेक्ट तंत्रज्ञानाकडे लक्षणीय लक्ष वेधले गेले आहे. को-पॅकेज्ड ऑप्टिकल डिव्हाइसेस (CPO) हे I/O बँडविड्थ वाढवण्यासाठी आणि ऊर्जेचा वापर कमी करण्यासाठी एक प्रमुख उपाय बनत आहेत. पारंपारिक इलेक्ट्रिकल ट्रान्समिशनच्या तुलनेत, ऑप्टिकल कम्युनिकेशन अनेक फायदे देते, ज्यामध्ये लांब अंतरावर कमी सिग्नल अ‍ॅटेन्युएशन, कमी क्रॉसटॉक संवेदनशीलता आणि लक्षणीयरीत्या वाढलेली बँडविड्थ यांचा समावेश आहे. हे फायदे डेटा-केंद्रित, ऊर्जा-कार्यक्षम HPC सिस्टमसाठी CPO ला एक आदर्श पर्याय बनवतात.
**पहाण्यासारख्या प्रमुख बाजारपेठा:**
२.५डी आणि ३डी पॅकेजिंग तंत्रज्ञानाच्या विकासाला चालना देणारी प्राथमिक बाजारपेठ निःसंशयपणे उच्च-कार्यक्षमता संगणन (HPC) क्षेत्र आहे. मूरच्या कायद्याच्या मर्यादांवर मात करण्यासाठी, एकाच पॅकेजमध्ये अधिक ट्रान्झिस्टर, मेमरी आणि इंटरकनेक्शन सक्षम करण्यासाठी या प्रगत पॅकेजिंग पद्धती महत्त्वपूर्ण आहेत. चिप्सचे विघटन वेगवेगळ्या फंक्शनल ब्लॉक्समधील प्रक्रिया नोड्सचा इष्टतम वापर करण्यास देखील अनुमती देते, जसे की I/O ब्लॉक्सना प्रोसेसिंग ब्लॉक्सपासून वेगळे करणे, कार्यक्षमता आणखी वाढवणे.
उच्च-कार्यक्षमता संगणन (HPC) व्यतिरिक्त, इतर बाजारपेठांमध्ये देखील प्रगत पॅकेजिंग तंत्रज्ञानाचा अवलंब करून वाढ होण्याची अपेक्षा आहे. 5G आणि 6G क्षेत्रांमध्ये, पॅकेजिंग अँटेना आणि अत्याधुनिक चिप सोल्यूशन्स सारख्या नवकल्पना वायरलेस अॅक्सेस नेटवर्क (RAN) आर्किटेक्चरच्या भविष्याला आकार देतील. स्वायत्त वाहनांना देखील फायदा होईल, कारण ही तंत्रज्ञाने सुरक्षितता, विश्वासार्हता, कॉम्पॅक्टनेस, पॉवर आणि थर्मल व्यवस्थापन आणि किफायतशीरता सुनिश्चित करताना मोठ्या प्रमाणात डेटा प्रक्रिया करण्यासाठी सेन्सर सूट आणि संगणकीय युनिट्सच्या एकत्रीकरणाला समर्थन देतात.
किमतीवर जास्त भर दिला जात असूनही, ग्राहक इलेक्ट्रॉनिक्स (स्मार्टफोन, स्मार्टवॉच, एआर/व्हीआर डिव्हाइसेस, पीसी आणि वर्कस्टेशन्ससह) लहान जागांमध्ये अधिक डेटा प्रक्रिया करण्यावर अधिक लक्ष केंद्रित करत आहेत. या ट्रेंडमध्ये प्रगत सेमीकंडक्टर पॅकेजिंग महत्त्वाची भूमिका बजावेल, जरी पॅकेजिंग पद्धती एचपीसीमध्ये वापरल्या जाणाऱ्या पद्धतींपेक्षा वेगळ्या असू शकतात.
पोस्ट वेळ: ऑक्टोबर-०७-२०२४